Dom > Vijesti > Sadržaj

LCD kontroler zaslona osjetljivog na dodir

Dec 13, 2017

Kontrolni LCD zaslon osjetljiv na dodir sadrži modul modula podataka, memorijski modul (FSMC_Ctrl (SDRAM_Ctrl), modul za prikaz tekućeg kristala (TFT_Ctrl) i dodirni upravljački modul (TOUCH_Ctrl), blok dijagram prikazan na slici 2.

2.png

Kontrolni LCD procesor osjetljiv na dodir: mikroprocesor (STM32F407) preko FSMC sabirnice za slanje podataka na FPGA, FSMC_Ctrl modul za primanje podataka, upravljački modul vremena SDRAM_Ctrl napisati memoriju SDRAM, vremenski nadzor TFT_Ctrl modula iz SDRAM-a za čitanje podataka u prikaz u stvarnom vremenu. Modul TOUCH_Ctrl pokreće čip za kontrolu dodira ADS7843 i šalje prikupljene koordinate u modul FSMC_Ctrl da pričeka redovito čitanje ARM-a.


1. Modul interakcije podataka

Modul za razmjenu podataka ključ je za ostvarenje dvosmjernog prijenosa podataka, FSMC sabirnice, uključujući signal za odabir CS čipa i signal pisanja WR, očitavanje operacijskog signala RD, adresnu sabirnicu AB 25: 0 (način multipleksiranja), podatkovnu sabirnicu DB 15: 0 i kontrolni signal multipleksiranja adrese / podataka NADV (koristeći multipleksiranu adresnu liniju). Među njima, čipni signal za odabir signala CS, čitanje i pisanje operacija WR signala RD signala koji su obično učinkoviti pri niskoj snazi. Kada pišete radni signal WR za nisku snagu, ARM šalje adresu zaslona tekućeg kristala i podatke na DB sabirnicu, adresu zasuna na uzlaznom rubu NADV signala i odgovarajuće podatke na uzlazni rub WR signala koji se prikazuje na LCD nakon SDRAM predmemorije. Kad je signal očitanja RD slaba, FPGA šalje dodirnu koordinatu na DB sabirnicu. ARM ostvaruje rad s dodacima u skladu s koordinatnom vrijednošću registratora prostora adresiranja, a dijagram radnog slijeda FSMC sabirnice prikazan je na slici 3.

3.png


2. Modul s tekućim kristalima

Prema principu prikaza tekućeg kristalnog zaslona, signal koji kontrolira ovaj modul uglavnom uključuje pikselni satovni signal, sinkroni signal linije / polja i signal za omogućavanje. Prema vremenskom zahtjevu LCD zaslona, vremensko upravljanje LCD zaslonom dizajnirano je pomoću FPGA, a ostvarena je kontrola signala linije, signala okvira i skrivenog signala.

Među njima, vremenski slijed skeniranja okvira temelji se na HSYNC kao referentnom satu, HSYNC se koristi kao signal za skeniranje linije, a VSYNC je signal sinkronizacije okvira, a niska razina je učinkovita. Svaki okvir se skenira, efektivno područje prednjeg kraja VSYNC signala je okvir za pražnjenje okvira (VBPD + 1), ima stražnji okvir koji skida prvo rame (VFPD + 1), efektivni VSYNC signal prije nego što je visoka razina (VSPW + 1), navedena sinhronizacija okvira signal širine impulsa. Među njima, VBPD, VFPD i VSPW temelje se na referentnom satu HSYNC. Slično tome, za svaki redoslijed signala skeniranja nalazi se i skriveni leđa (HBPD + 1), skrivena prednja ramena (HFPD + 1), širina sinhronog impulsnog impulsa (HSPW + 1) i piksela piksela VCLK jedinicu. Za različite rezolucije LCD zaslona, vrijeme prikaza razlikuje se od onih prednjeg ramena, skrivene ramene i širine impulsa signala. Vozač zaslona može mijenjati različite LCD zaslone promjenom tih parametara.

Kako bi LCD zaslon prikazao različitim razlučivostima, unutar hardverskog jezika FPGA Verilog s pred VCLK, VBPD, VFPD, VSPW, HBPD, HFPD, HSPW parametrima različitih LCD zaslona, koristeći liniju FSMC bus adrese 2 kao kontrolni parametri LCD zaslona. U primjeni, samo trebamo promijeniti adresu registra mapa kontrolnog bita kako bismo ostvarili konfiguraciju parametara, koji je pogodan za različite LCD zaslone i poboljšava prenosivost regulatora. Dijagram s vremenskim slijedom zaslona s tekućim kristalima prikazan je na slici 4.

4.png

3. Memorijski modul

Memorijski modul uključuje modul predprocesiranja podataka, SDRAM kontroler i modul predmemorije, uglavnom za dovršavanje pohranjivanja ulaznih podataka i očitavanje podataka. Struktura memorijskog modula prikazana na slici 5.

5.png

4. Modul predprocesiranja podataka

Modul predprocesiranja podataka uglavnom uključuje integraciju i pohranu podataka. Budući da je brzina prijenosa podataka FSMC sabirala znatno niža od radne frekvencije SDRAM-a, kako bi se riješila neusklađenost brzine između njih, podaci se spremaju prije spremanja podataka na SDRAM kako bi se spriječio gubitak podataka.

Kako bi se osigurala korespondencija između podataka zaslona i adrese, spriječiti prikaz pogreške, adresu i informacije prikazane podataka splicing, spliciranje nakon pisanja podataka u međuspremnik FIFO (prvi u prvi out, FIFO), pisanje operacija čekati za SDRAM.


5. Modul predmemoriranja

Modul predmemorije uključuje dvije pojedinačne memorije s izravnim pristupom (RAM sa slučajnim pristupom), čija je glavna funkcija postići kontinuirani izlazni ping-pong operacijski podaci pomoću dva RAM-a, princip ping-pong operacije kao što je prikazano na slici 6.

6.png

Kako bi se ostvario kontinuirani prikaz izlaznih podataka, u dubini od dva unutarnja SDRAM pozadinska FPGA poziva za 2048, širinu 16 RAM, preko jedinice za odabir tokova ulaznih podataka "i" izlazne jedinice za odabir tokova podataka " , nakon RAM-a predaja je tok podataka koji se neprekidno šalje u jedinicu za obradu protoka podataka "obrada.

Podaci svakog okvira u postupku prikaza, u prvom do dva signala linije prije dolaska sinkronog signala tijekom predčitanja podataka u SDRAM-u, RAM1 i RAM2 za pisanje podataka unaprijed, tako da se u prvi signal omogućava dolazi može uspješno pročitati RAM1 prikaz podataka koji je gotova odmah u pred SDRAM-u čita sljedeće podatke u RAM1.

U drugom području omogućavanja DE signala, RAM2 se očitava i prikazuje, a postupak je isti kao RAM1. S druge strane, RAM1 i RAM2 se naizmjenično čitaju i pišu kako bi se završio kontinuirani izlaz podataka.


6. kontroler sdram

Budući da LCD zaslon zahtijeva kontinuirani izlaz podataka i nema prekida podataka tijekom svakog signala za omogućavanje, stoga trebamo postaviti operaciju očitavanja SDRAM-a kao najvišeg prioriteta. U cijeloj kontroli SDRAM-a moramo se usredotočiti na kontrolu čitanja podataka.

SDRAM kontroler uglavnom upravlja inicijalizacijom, osvježavanjem, čitanjem i pisanjem operacija SDRAM-a, a kontrola čitanja i pisanja SDRAM-a temelj je ovog modula. To je ključ za poboljšanje brzine ažuriranja podataka i smanjenje tereta ARM obrade podataka.

Stoga je dizajn SDRAM kontrolera uglavnom usmjeren na poboljšanje brzine ažuriranja podataka i smanjenje dvaju aspekata tereta ARM obrade podataka.


Kako bi se poboljšala brzina ažuriranja podataka, prihvaćena je metoda čitanja i pisanja dijeljenja vremena kako bi se potpuno iskoristilo vrijeme mirovanja koje pruža podatkovni međuspremnik. Brojač se također postavlja tijekom postupka čitanja SDRAM-a. Maksimalna vrijednost brojača je M (M je piksel u nizu različitog tekućeg kristala), tako da učinkoviti podaci mogu biti napisani RAM-om kako bi mogli jednostavno čitati.

S jedne strane, čitanje postupka čitanja praskava koristi se u postupku rada u SDRAM-u, svaki čita 256 podatkovnih skupova koji još jednom čekaju sljedeće čitanje, sve dok ne pročitaju valjani podaci; s druge strane, prema ping-pong operaciji postaviti odvojeni brojač, maksimalna vrijednost je Y / 2 (Y za različite piksele LCD), svaki završio 1 brojač ping-pong rad plus 1, nakupljen do maksimalne nula označava da je prikaz podataka završen, SDRAM pričekati do sljedećeg okvira za prikaz podataka.

U dvama regulatoru za kontrolu intervala čekanja da se obnovi SDRAM podatkovna sabirnica, napiše rad SDRAM-a, skrati vrijeme čekanja za pisanje SDRAM-a, pisanje operacijom pomoću burst write modova, svaki raspršeni 1 zapisuje 8 podataka, učinkovito ublažiti rezultirajući problem gubitka podataka FSCM velike brzine i ne može unositi podatke prilikom spremanja širine pojasa SDRAM-a, poboljšava brzinu ažuriranja podataka.

Fiksno vrijeme osvježavanja (N podešeno je prema razlučivosti tekućeg kristala) u prvom razdoblju redaka svakog datuma okvira, što osigurava da se sva Banka u SDRAM-u može osvježiti za 64 ms kako bi se izbjegli sukobi između operacija osvježavanja i čitanja i pisati rad.


Kako bi se poboljšala brzina ažuriranja zaslona, smanjiti teret obradu podataka ARM tekućeg kristala, bit će u skladu s memorijskom memorijom Banke, podijeljen je na 4 sloja, svaki sloj ima 2 MB, SDRAM kontroler kroz multi-SDRAM multi-buffer operaciju kako bi se postigao dizajn hardverskog akceleratora, njegovo načelo rada kao što je prikazano na slici 7.

7.png

Ubrzivač ostvaruje prilagođenu logičku kontrolu putem prilagođenih uputa i preglednih tablica te postiže različite operacije FPGA na podacima, kao što su izvođenje složenih matematičkih funkcija operacija, prijenos podataka s jednog mjesta na drugo i izvođenje istih operacija mnogo puta.

U postupku prikaza tekućeg kristala SDRAM će se s jedne strane podijeliti na 4 razine, Bank1 kao dno, a Bank2, Bank3, Bank4 preko više operacija ne mogu mijenjati temeljni prostor zaslona, mijenjati međuspremnik kroz prvu adresu uputa za ažuriranje regije bez podataka ARM za slanje podataka;

S druge strane, SDRAM je podijeljen u 4 pufera. Slanjem prilagođenih uputa koristimo preglednu tablicu za obavljanje matematičkih operacija na različitim podacima međumemorijskog prostora i ostvarivanje transparentnih prikaza i drugih funkcija.

Pohranjivanje podataka prije prikaza okvira u Bank1, pohranjivanje podataka o okviru koji će biti prikazani u Bank2 i Bank3, prikazujući kraj posljednjih podataka o okviru, prikazujući sljedeće podatke u okviru izravno kroz uputu, osiguravajući integritet podataka okvira zaslona i poboljšavajući vizualni efekt LCD zaslona. Kroz višeslojni i višepulozni rad dio je obrade podataka dodijeljen FPGA za paralelnu obradu kako bi se smanjio opterećenje ARM obrade podataka. U usporedbi s načinom serijske obrade ARM-a može poboljšati brzinu ažuriranja podataka.