Dom > Vijesti > Sadržaj

Dizajn izgleda za CMOS analogni krug

Jan 20, 2018

Realizacija suvremenog CMOS tehnološkog sustava je sve složenija, brži i brži rad, a radni napon je sve slabiji, a smanjenje veličine uređaja štedi površinu čipa, smanjuje potrošnju energije, poboljšava unutarnju brzinu, ali različitim modulima preslušavanja i izgled dizajna ne idealan, ozbiljno ograničava brzinu i točnost sustava, tako da izgled dizajna je važan aspekt analognog kruga dizajn analogne sklop jedinice, postoje dva načela: kako bi se smanjili čip području i da će utjecati na parazitne komponente na performanse kruga pao na najniže u ovom radu uglavnom uvodi analogni tranzistora i simetrije interdigitalni raspored kruga. Kratak opis izvedbe izvedbe otpornika i kondenzatora i ostvarivanje međusobnog povezivanja.


1 sklop CMOS sklopa pomoću sklopive metode

Postoje parazitski otpor i kapacitet u stvarnom MOS krugu. Ova vrsta parazitskog parametra uglavnom se određuje oblikom vrata. Budući da je područje vrata određeno projektiranjem sklopa, nemoguće je postaviti raspored za smanjenje kapaciteta vrata, ali možemo smanjiti neki drugi parazitni kapacitet podešavanjem postavljenog oblika uređaja, kao što je PN spojni kapacitet. Za analogne integrirane krugove, zbog velikog utjecaja veličine čvorišnog kapaciteta dinamičke performanse kruga, paralelna tranzistorna struktura, MOS cijev u istoj dužini širine duljine, usvaja strukturu zajedničkog izvora i odvodnog područja, uvelike smanjuje ukupna površina izvora i odvodnih područja, čime se smanjuje kapacitet čvora u isto vrijeme. Smanjeni izvor MOS ure aja i ispuštanje PN spojnog kapacitivnog pola, kako bi se poboljšale dinamičke karakteristike kruga.

1.png


Prema iskustvu, pomoću presavijene vrata MOS cijevi, širina svakog prstena tranzistora treba biti odabrana kako bi se osiguralo da otpor vrata na tranzistor je manji od uzajamnosti svoje transconductance. U niskim razinama buke otpor vrata treba biti 1 / gm, 1/5 do 1/10, a broj paralelnih MOS cijevi je također broj interdigita koji se određuje širinom kanala W uređaja i kanala širina male MOS cijevi koja odgovara svakoj interdigitalu. Uz razmatranje optimizacije performansi pojedinačnog uređaja, omjer aspekta malih MOS cijevi također mora uzeti u obzir područje koje zauzimaju svi paralelni uređaji, zahtjevi rasporeda rasporeda i utjecaj disperzije procesa.


Kada se usvoji interdigitalna struktura, različit indeks vilica ima različit utjecaj na performanse kruga. Sljedeći 3 interdigitirana prsta i 4 interdigitirane strukture uređaja uzeti su kao primjeri kako bi ilustrirali sličnosti i razlike između parova i čak interdigita. Kao što je prikazano na slici 2.

2.png


Neparna numerirana struktura uređaja je jednaka u području izvora propuštanja izvora, tj. Istog izvornog kapaciteta i odvodnog kondenzatora. Za strukturu uređaja s parnim brojem, broj mjesta propuštanja izvora nije jednaka, a razlika između njih je aktivna regija. Stoga je ukupna površina izvora i odvoda različita, pa je i odgovarajući kapacitet različit. Prilikom izrade izgleda, moramo razmotriti koji je pol osjetljiv na kapacitet, a zatim smanjiti područje odgovarajućeg pola. Što je područje manje, manji je kapacitet.


Iz gore navedene analize, u dizajnu interdigitalnog tranzistora, koliko god je to moguće, upotreba neparne interdigitalne metode usvojena je na tranzistor u veći broj paralelnih tranzistora, iako ima prednosti smanjenja otpora vrata, ali značajno povećava kapacitet oko izvora i odvodnog područja. Za neparne brojeve presavijanja (indeks vilice je N), opseg kapaciteta područja izvlačenja izvora:

3.png

E je duljina područja propuštanja, W je varijabla širine, a Cjsw je bočni zidni kapacitet duljine jedinice.


Nalazi se iz gornjeg oblika: ako je W MOS cijevi siguran, da se smanji kapacitet Cp oko područja propuštanja izvora, N i E moraju biti daleko manja od vrijednosti W. No, u praksi, ponekad će ovo načelo biti u suprotnosti s smanjenjem omjera buke vrata, a odgovarajuća metoda treba biti usvojena prema praktičnoj primjeni.


2 Pogreška i nepodudarnost MOS cijevi

Električna svojstva identičnih uređaja nisu posve ista nakon završetka postupka i svojstava materijala i parazitskih učinaka. Stoga, pojedinačni uređaji i dizajn izgleda, uređaj mora u potpunosti uzeti u obzir problem neusklađenosti i pogreške, kroz dizajn izgleda kako bi se izbjegao ili smanjio pogrešku neusklađenosti, a slika 3 (a) u diferencijalnom paru kao primjer, slika 3 (b) dva MOS s različitim smjerom cijevi, jednostavnom ionskom implantacijom anizotropno geometrijsko izobličenje uzrokovano neusklađenjem. Raspored prikazan na slici 3 (d) zajednička je izvorna struktura. Kada se stvori sjena koju stvara kut ubrizgavanja, jedan se nalazi u području za odvod, a drugi se nalazi u izvornom području, zbog čega se dvije MOS cijevi ne podudaraju. Slika 3 (c) dobra je simetrija.

4.png

U stvarnom rasporedu obično se na obje strane dodaje virtualna cijev sa slikom 3 (d) kako bi se poboljšala simetrija kako je prikazano na slici 4.

5.png

Važno je u smjeru linije simulacije CMOS kruga, kao što je prikazano na slici 5 (a), postoji slobodna metalna linija preko M1 strane koja će smanjiti simetriju, uzrokujući veću neusklađenost između M1 i M2 , kako bi se smanjio utjecaj okoline, smjestite istu žicu (ili suspendiranu), pored mjesta simetrije M2, kao što je prikazano na slici 5 (b) kako bi se izbjegao neusklađenost MOS cijevi u istom smjeru kao što je prikazan na slici 6, može uzeti križ nadopunjujuće načelo, svaku MOS cijev i MOS cijev u ravnomjerni broj, a zatim križanja, realizacija "koncentričnog izgleda". To omogućuje podudaranje između M1 i M2. No, s obzirom na glavni čimbenik, ožičenje će biti složenije, a težina ožičenja simetrije će biti veća. Stoga će ovaj obrazac biti prihvaćen samo u ulaznom priključku visoko preciznog operativnog pojačala.

6.png

7.png


3 Podudaranje otpornosti i kapacitivno podudaranje

Odgovarajući stupanj polikristalnog otpora je funkcija geometrijske veličine. Većina pravila za izgled MOS uređaja također se primjenjuju na otpor. Otpor dugih i širokih proporcija koji su strogo definirani mora biti sastavljen od iste otpornosti jedinice u nizu ili paralelno (u istom smjeru). Kod projektiranja strukture s proporcionalnom otpornošću, električne karakteristike kruga su uglavnom povezane s proporcionalnom točnošću, ali ima slabu funkcionalnu vezu s apsolutnom vrijednošću jednog otpornika. U dizajnu izgleda, ovi proporcionalni otpornici često koriste strukturu povezivanja matrice kako bi se smanjila pogreška u omjeru.


Za visoke precizne krugove, izgled kondenzatora mora slijediti gore navedena načela za tranzistore i otpornike. Greška kapaciteta uglavnom dolazi od pogreške područja i debljine dielektričnog sloja. Tako je slična proporcionalnoj otpornosti. Kada je svaki mali kapacitet proizveden procesnom pogreškom, udio kapaciteta može ostati nepromijenjen.


4 Izvedba ožičenja spojke za uklanjanje

Kapacitet između signala može stvoriti učinak spajanja. Sljedeća dva slučaja imaju formiranje kapaciteta:

(1) dvije linije signala preklapaju se u različitim slojevima kako bi se stvorili preklopni kondenzatori.

(2) dvije linije signala su paralelne istom sloju, stvarajući paralelni kapacitet.

Moguće je smanjiti kapacitet preklapanja i paralelni kapacitet smanjenjem površine preklapanja i paralelne duljine između vodiča i spajanje vodiča s uzemljenim ili fiksnim potencijalom između dva paralelna vodiča za zaštitu međusobnog preklapanja.


Učinkovitost elektroenergetskog voda uzrokuje i spajanje, čineći napon nestabilnim i stvarajući buku, a mrežni vod može se skratiti ili proširiti kako bi se smanjio otpor.