Dom > Vijesti > Sadržaj

BT81X (815/6) Napredni EVE grafički pogon Paralelno RGB sučelje

May 09, 2019

RGB paralelno sučelje sastoji se od 29 signala - DISP, PCLK, VSYNC, HSYNC, DE, 8 signala za R,
G i B.
Skup RGB registara konfigurira LCD rad i vremenske parametre.
REG_PCLK je PCLK djelitelj. Zadana vrijednost je 0, što znači da je PCLK izlaz onemogućen. Kada
REG_PCLK nije 0 (1-1023), PCLK frekvencija se može izračunati kao:
PCLK frekvencija = frekvencija sustava / REG_PCLK
Frekvencija takta sustava BT815 / 6 se može programirati. Neke od mogućih PCLK frekvencija
Podrška za BT815 / 6 navedena je u tablici 4-11.
image

REG_PCLK_POL definira polaritet sata, s 0 za pozitivni aktivni rub sata i 1 za negativni sat
rub.
REG_CSPREAD kontrolira prijelaz RGB signala u odnosu na aktivni rub PCLK. Kada
REG_CSPREAD = 0, R [7: 0], G [7: 0] i B [7: 0] se mijenjaju nakon aktivnog ruba PCLK. Kada
REG_CSPREAD = 1, R [7: 0] mijenja PCLK sat ranije i B [7: 0] kasnije PCLK sat, što pomaže smanjiti
smetnje pri uključivanju.
REG_DITHER omogućuje boja. Ova opcija poboljšava izgled polutona na zaslonima.
Interno grafički motor izračunava vrijednosti boja na 8-bitnoj preciznosti; međutim, boja LCD-a
kod manje preciznosti je dovoljno.
REG_OUTBITS daje širinu bita svakog kanala boje; zadana vrijednost je 8/8/8 bita za svaku R / G / B boju.
Niža vrijednost znači da se za svaki kanal ispisuje manje bitova, što omogućuje zamućenje na manje preciznom LCD zaslonu
prikazuje.
REG_SWIZZLE kontrolira raspored izlaznih pinova u boji, kako bi pomogao PCB ruti različitog LCD-a
raspored ploča. Bit 0 registra uzrokuje obrnuti redoslijed bitova u svakom kanalu boje.
Bitovi 1-3 kontroliraju RGB poredak. Postavljanje Bit 1 uzrokuje zamjenu R i B kanala. Postavka Bit 3 dopušta
rotacija za omogućavanje. Ako je Bit 3 postavljen, tada se (R, G, B) rotira desno ako je bit 2 jedan, ili lijevo ako je bit 2 nula.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 i REG_HSYNC1 definiraju vodoravni LCD
vremenski raspored. Svaki registar ima 12 bitova koji omogućuju programiranje raspona od 0-4095 PCLK ciklusa. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 i REG_VSYNC1 definiraju okomita vremena LCD-a. Svaki
registar ima 12 bita kako bi se omogućio programabilni raspon od 0-4095 linija.

image

image

image