Dom > Izložba > Sadržaj

Sustav na čipu (SoCs) Provjera dizajna

Mar 08, 2019

Čipovi su verificirani za logičku ispravnost prije slanja u ljevaonicu poluvodiča. Taj se proces naziva funkcionalna provjera i predstavlja značajan dio vremena i energije potrošene u životnom ciklusu dizajna čipova, koji se često navodi kao 70%. Uz rastuću složenost čipova, koriste se jezici za verifikaciju hardvera kao što su SystemVerilog, SystemC, e i OpenVera. Greške pronađene u fazi provjere prijavljuju se dizajneru.


Tradicionalno, inženjeri su koristili simulacijsko ubrzanje, emulaciju ili izradu prototipova na reprogramabilnom hardveru kako bi potvrdili i ispravili hardver i softver za SoC dizajne prije finalizacije dizajna, poznatog kao tape-out. Polja za programiranje polja (FPGA) favorizirana su za izradu prototipa sustava na čipu jer su prototipovi FPGA reprogramabilni, omogućuju otklanjanje pogrešaka i fleksibilniji su od aplikacijskih specifičnih integriranih krugova (ASIC).


S velikim kapacitetom i brzim vremenom kompilacije, simulacijsko ubrzanje i emulacija su moćne tehnologije koje pružaju široku vidljivost u sustavima. Obje tehnologije, međutim, rade sporo, redom od MHz, što može biti znatno sporije - i do 100 puta sporije - od radne frekvencije SoC-a. Okviri za ubrzanje i emulaciju također su vrlo veliki i skupi na više od milijun dolara.


Prototipovi FPGA, nasuprot tome, koriste FPGA izravno kako bi inženjerima omogućili provjeru valjanosti i testiranja na, ili blizu, pune radne frekvencije sustava sa podražajima iz stvarnog svijeta. Alati kao što su Certus se koriste za umetanje sonde u FPGA RTL koji čine signale dostupni za promatranje. To se koristi za ispravljanje interakcija hardvera, firmvera i softvera na više FPGA-ova s mogućnostima sličnim logičkom analizatoru.


Paralelno, hardverski elementi se grupiraju i prolaze kroz proces sinteze logike, pri čemu se primjenjuju ograničenja performansi, kao što su radna frekvencija i očekivana kašnjenja signala. To generira izlaz poznat kao netlist koji opisuje dizajn kao fizički krug i njegove međusobne veze. Ovi netlisti se kombiniraju s logikom ljepila koja povezuje komponente kako bi proizvela shematski opis SoC-a kao sklop koji se može ispisati na čip. Ovaj proces je poznat kao mjesto i ruta i prethodi trakastoj izvedbi u slučaju da se SoC-ovi proizvode kao integrirani sklopovi specifični za aplikaciju (ASIC).